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大发体育官网|基于FPGA的数字存储示波器的显示技术

2020-11-20 20:42:01

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1章节  由于液晶显示器(LCD)功耗较低,体积小,超薄,轻巧,而且车身没画面几何图形的杂讯及收敛性误差,也就投有了传统显示器中心和边角经常出现色差和俱知道问题,因而获得普遍的运用。现场可编程门阵列(FPGA)芯片具备高密度、小型化、低功耗和设计灵括便利等优点,可以延长研发周期,提升工作效率,因而在数字电路设计中获得了普遍的应用于。作为嵌入式的LCD在数字存储示波器中具有最重要的方位。

在以往的设计中多使用液晶显示专用芯片去驱动LCD.实践中找到它不但闲置CPU资源,而且它与LCD数据模块之间不存在阻碍。为了解决问题这些问题.本文明确提出了一种新的表明技术。

  2总体设计方案  由于数字存储示渡器对表明的实时性和刷新率都拒绝较高,而且它表明的大多是一些非常简单的图形和波形,因而必要用FPGA产生LCD所需的表明掌控时序。存放在表明数据的SRAM地址也必要由FPGA地址计数器产生。

其表明系统总体框图如图1右图。  在图1中,A/U收集的数据经DSP处置,切换为LCD可以表明的图形数据后再行存储到RAM中}两片表明存储器RAMl和RAM2交错加载RAM中的数据,最后送往I。CD上表明。

在FPC-A中设计了LCD表明时钟电路模块和表明数据传输电路模块。表明时钟电路产生LCD表明所需的各种时序;表明数据传输电路设计两路数据传输地下通道,RAM中的数据通过数据传输地下通道送往RAM1或RAM2中,再行由LCD加载RAMl或RAM2中的数据表明。

  对LCD及表明存储RAM的掌控都由FPGA已完成。  3数据通道掌控及构建  数据通道对存储RAM的读/写出操作者展开掌控,保证数据正确地从RAM传输到RAMl或RAM2中,能够在LCD上正确地表明。图2为数据通道的外部模块信号。

  图2中,CLK为系统时钟,Vs为DSP获取的时钟;RAMRWS[2:0]、RAM1一RWS[2:0]和RAM2一RWS[2:0]分别为RAM、RAMl和RAM2的读/写及片中选信号;RAMdata[7:0]、RAMl一data[7:0]和RAM2一data[7:0]分别为RAM、RAMl和RAM2的数据总线RAMA[17:o]、RAMl一A[15:03和RAM2一All5:03为数据总线。由于使用了两片RAM作为表明存储器,它们可依序向液晶获取表明数据,这样,对每片表明RAM的读操作者和写出操作者分离,防止了因为数据的重写而造成表明的小平稳。图3为表明RAM的工作时序图,图中Views为Vs反相后经二分频获得。  图3表明RAM工作时序  圈4表明RAM的地址总线自由选择电路原理圈数字存储示渡器的表明还包括两部分:一部分是界面显示,还包括菜单和光标的表明等;另一部分是波形表明。

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